DDR4比DDR3增加了几个新的节能功能,包括:
1. DQ引脚的低功率伪开路漏极驱动器
2. 可选ODT Input Buffer Disable Mode For Power-Down特性
3. 可选的最大节能模式特性
4. 可选命令地址时延(CAL)
DDR4回溯到DDR3-1333是向后兼容的. 对于不需要速度提高到DDR3-1333和DDR3-1600以上的系统, DDR4可以用更低的功耗来支持这些较慢的带宽需求.
DDR4在美国弗吉尼亚、日本、台湾等地的美光工厂生产.
Not really; however, DDR4 does not require an external VREFDQ,但它确实提供了一个内部生成的VREFDQ 需要由DRAM控制器校准.
Not exactly. DDR4仍然在数据总线上使用VTT中点终端以获得良好的信号质量, 然而,与全推挽式驱动器相比,它使用的是伪开路驱动器,其开关电流更小.
不,DDR3需要VDD and VDDQ equal to 1.5V, VREFCA equal to 0.5 x VDD, and VREFDQ equal to 0.5 x VDDQ,而DDR4需要VDD and VDDQ equal to 1.2V, VREFCA equal to 0.5 x VDD, and VPP equal to 2.5V.
VPP替代了包括DDR3在内的DDR SDRAM早期版本中的内部字线充电泵. 与内部电荷泵相比,外部提供这种电压允许DDR4以更经济的方式在更低的电压水平上运行.
不,DDR4 ballout与DDR3 ballout不同. 然而,DDR4使用与DDR3相同的包尺寸和球距.
No, DDR4 kept the 8n-bit prefetch used by DDR3; thus, BL8 is still supported.
DDR4现在有一个Connectivity测试模式,通过启用边界扫描控制器简化测试. 设计工作与边界扫描设备, 所有Micron ×4都支持CT模式, ×8, 和×16设备(尽管JEDEC只需要x16). CT模型允许边界扫描设备在CT模式下从DDR4加载和读取图形. DDR4不直接支持IEEE 1149.1.
是的,DDR4支持DLL-off模式,类似于DDR3中的DLL Disable模式,最高可达125mhz
是的,我们所有的.35V部件向后兼容1.5V.
Yes. Micron支持使用模式寄存器禁用DLL的可选特性, DLL禁用模式. 该特性允许DRAM在低于125 MHz的频率下运行, 但是,定时仍然必须满足刷新间隔. 当运行在DLL禁用模式, 适用特殊条件-详细信息和限制请参阅设备数据表.
在DDR3中,对于给定的时钟频率范围,只有一个CWL是有效的. - tCKavg = 2.5ns to <3.3ns, CWL = 5 - tCKavg = 1.875ns to <2.5ns, CWL = 6 - tCKavg = 1.5ns to <1.875ns, CWL = 7 - tCKavg = 1.25ns to <1.5ns, CWL = 8
美光支持1Gb、2Gb、4Gb和8Gb的密度.
由于在DDR3中使用了8n预取架构,真正的突发长度为4 (BL4)是不可能的. 突发砍模式在DDR3中可用来帮助缓解这一问题, 也可在较新的sdram中使用. 在DDR3中使用突发切碎,突发的最后4位本质上是屏蔽的. 在《沙巴体育结算平台》(BC4)中的计时不能被视为真正的BL4. 的读与写, 选择写入读取, 并选择WRITE-to-PRECHARGE转换, 系统可以在BC4模式下实现时钟节约. 当执行读到读或写到写转换时, timing must be treated like BL8; no clock savings will be realized. DDR3只支持BC4和BL8, 尽管也有一个即时(OTF)选项,通过地址引脚A12在它们之间切换. 有关更多细节,请参阅设备数据表.
动态ODT (Rtt_WR)使DRAM在写入期间改变终止值,而不必执行MODE REGISTER SET命令. 当Rtt_Wr和Rtt_Nom同时启用时, 在WRITE突发开始时,DRAM将从Rtt_Nom更改终止值为Rtt_Wr. 一旦爆发完成,终止将被更改回Rtt_Nom的值. Rtt_Wr可以独立于Rtt_Nom使用,但终止将只在写.
ZQCL表示ZQ校准长. 该命令必须在上电和初始化序列期间发出,需要512个时钟才能完成. 上电和初始化后,该命令可以在DRAM空闲时发出. 这些后续命令只需要246个时钟. 当需要的阻抗纠错比ZQCS能提供的更多时,使用此命令. ZQCS是ZQ校准的简称. 该命令可以在DRAM空闲时执行. 一个ZQCS可以修正最小值0.5%的阻抗误差,需要64个时钟.
MPR是一种多用途寄存器. 它是一种专门的寄存器,设计用来从DRAM中读取预定义的数据. 数据是一个比特宽,输出在一个主要的DQ上. 对于Micron DDR3部件,主要的DQs是DQ0用于x4/x8和DQ0/DQ8用于x16. MPR中定义了两个位置. 一种允许读取预定义的数据突发—在本例中为01010101. 另一个位置用于从模具热传感器输出刷新行程点.
DDR3运行在Vdd = VddQ = 1.5V ±0.075V. DDR3L运行在Vdd = VddQ = 1.35V (1.283–1.45V)
DDR3的默认输出驱动器阻抗为34欧姆. 阻抗是基于校准到外部240欧姆电阻RZQ.
RESET#是DRAM的主复位. 它是一个有源低,异步输入. 当RESET#被断言时,DRAM输出被禁用,ODT将关闭(High-Z). DRAM计数器、寄存器和数据将是未知的. RESET必须作为上电和初始化序列的一部分执行. 在这一序列中,RESET#必须保持低至少200µs. 上电和初始化后,RESET#可以在任何时候被断言. Once asserted, 它必须保持LOW至少100ns,之后必须执行该部件的完整初始化.
为提高信号, DDR3模块的命令采用了飞近技术, addresses, 控制信号, and clocks. 由于信号路由, 这种技术在DRAM的时钟和DQ总线之间有一个固有的时间偏差. 写调平是系统控制器消除DQ频闪灯(DQS)与DRAM时钟关系的一种方法. DRAM提供了一个简单的反馈功能,允许控制器检测歪斜量,并进行相应的调整.
ZQ校准命令可以在进程上校准DRAM的输出驱动程序(Ron)和ODT值(Rtt), voltage, 当一个专用的240欧姆(±1%)电阻从DRAM的ZQ引脚连接到地面时,温度. In DDR3, 存在两个不同的校准命令:ZQ校准长(ZQCL)和ZQ校准短(ZQCS). ZQCL通常用于上电初始化和复位序列, 但可由控制人在任何时候签发, 取决于系统环境. ZQCS is used to perform periodic calibrations to account for small voltage and temperature variations; it requires a smaller timing window to complete.
DDR3支持120、60、40、30、20欧姆的RTT_nom值. 动态ODT值(RTT_WR)分别为120和60欧姆.
Yes. Micron DDR3部件将支持一个Tcase 0°C至95°C.
Using DDR2-1066 with two slots is unrealistic; simulations have not shown acceptable margins.
模端终止(ODT)功率非常依赖于应用程序. ODT也是可变的,这取决于DRAM的EMR中的设置. 使用DDR2功率计算器来确定值.
在点对点系统中, ODT只在WRITE周期上是活动的, 并且不会在空闲和读周期中消耗能量. 在这些情况下,星载终止将消耗电力. 在一个典型的应用程序中,ODT功率应该是DDR2 DRAM总功率的2 - 3%.
Vref引脚不吸功率,只吸漏电流,小于5µA.
不,它必须维护在VDDQ/2.
It’s not recommended, as the SDRAM reads will lose voltage margin; but technically, it is allowed.
尽管在某些情况下,DRAM可以在关闭DLL的情况下工作, JEDEC没有记录这种运作模式,也没有支持这种模式. 因此,每个DRAM设计在配置为禁用DLL运行时可能表现不同. 美光不支持或保证禁用DLL的操作. 运行DLL禁用的DRAM可能会导致设备故障和/或违反一些DRAM输出定时规范.
RDQS的唯一目的是支持x4 RDIMM系统中x8 RDIMM的使用. RDQS引脚使一个x8 DDR2 SDRAM模拟两个x4s.
答案取决于设计实现. 数据设置和保持时间应该设计为150ps或更多的裕度. 在数据表中有单端DQS转换速率降额定值表,必须用于评估计时. 建议在计算时充分分析定时, 以及使用信号完整性仿真和硬件表征.
对于READ操作,DRAM将频闪灯(s)与数据对齐. 大多数控制器通过感应频闪灯来确定数据窗口的位置. 这种精细的频闪灯/数据对齐要求每个DRAM都有一个内部DLL. DLL被调优为在有限的频率范围内工作, 在每个DRAM数据表中,哪些是被识别的. 在这些指定的限制之外运行DRAM可能会导致DLL变得不可预测. DRAM被测试在数据表限制内运行. 美光不建议或保证DRAM操作超出这些预定义的限制.
是的,所有速度等级都是向后兼容的. 因此,-5B可以在-6T时序和-6T电压水平下运行(2.5V). 在DDR400速度下,美光零部件要求(符合JEDEC标准)Vdd = VddQ = 2.6V ±0.1V. 在较慢的速度等级(DDR333到DDR200), 微米部件是向后兼容的, 仅要求Vdd = VddQ = 2.5V ±0.2V.
没有要求使用单独的调节器来为美光的DDR SDRAM提供Vref. However, 因为Vref是所有单端输入的参考电压, 由于与其他I共享调节器而产生的任何噪声.C.或使用VDD电源的分压器, 会直接影响这些输入的噪音裕度吗. 许多多降系统已经有一个指定的电压调节器用于DDR存储器. 其他集成点到点存储器的系统通常在VDD和VSS之间使用一个简单的分压器电阻网络. 系统设计者应该评估每个特定系统的优先级和权衡,并使用对系统最优的供电方案.
美光正在支持并计划支持SDR数年. 有关更多信息,请联系当地的美光销售代表.
美光正在支持并计划支持DDR数年. 有关更多信息,请联系当地的美光销售代表.
Yes. 自刷新时需要VREF. 在自刷新模式期间,所有DDR组件的片上地址计数器仍在工作, 所以VDD必须在规定的数据表限制内进行维护. 同样,在DDR内存进入自我刷新模式后,VREF不能被禁用. 这样做很容易导致无意中退出自我刷新. You should understand that VREF draws almost no power; any current drawn by VREF is negligible when compared to VTT and the core VDD. DDR器件通常使用差分对共源放大器作为SSTL_2输入接收机. 因为VREF引脚主要用作这个电路的输入,所以它的电流很低. It is so low, in fact, 该器件的输入漏电流(~5µA)可被认为是VREF引脚的最大电流要求. 典型的VTT电源来自电路板上的其他地方,并依赖于除DRAM设备外模块/系统上使用的其他组件.
tWPST最大规格不是一个设备限制. 该参数将使设备以更大的值运行, 但是系统性能(总线周转)会相应下降.
如果在刷新时间(tREF)内读取或写入所有不同的行地址, 不需要执行刷新. (不同的行地址的行数与刷新周期的行数相同. 例如,在8192 /64ms的情况下,行数等于8192.) With DRAM, 选择行地址会导致与刷新相同的操作, 因此不需要执行REFRESH命令.
美光公司建议将未使用的数据引脚绑高或低. 因为美光在DRAM制造中使用CMOS技术, 让它们浮动可能会让引脚容易受到噪声的影响,并创建一个随机的内部输入水平. 未使用的引脚可以连接到VDD或通过电阻接地.
NC(无连接)引脚表示没有内部连接或允许的设备引脚. 美光公司建议不要对这个引脚进行外部连接. 但是,如果无意中建立了连接,并不会影响设备的正常运行. 有时NC引脚可以保留以备将来使用. 参考零件的数据表,确认引脚是否保留以后使用. NF(无功能)引脚表示与设备电连接的设备引脚,但其信号在设备操作中没有功能. 美光公司强烈建议不要对这个引脚进行外部连接. DNU(不使用)引脚表示一种设备引脚,该设备引脚可能有内部连接,也可能没有内部连接,但不允许外部连接. 美光要求没有外部连接到这个引脚. 更多细节请参阅零件的数据表.
请参阅美光热应用技术说明的第3页: TN-00-08. 如果不关心功能或操作, 请参阅零件数据表上的存储温度规格限制.
JEDEC does not specify the exact state of CKE during initialization; it is supplier specific. 美光公司强烈建议在应用稳定的CLK信号之前,CKE应保持在LVTTL逻辑低电平. 正常运行时,CKE可被绑高. CKE初始状态为LOW,可以防止部件收到非法的LMR命令, 哪些因素会使部分处于未知或意想不到的状态.
Micron SDR SDRAM数据表要求在访问或预充电状态下时钟频率保持恒定. However, 因为SDRAM中没有DLL, 可以动态地改变时钟频率, 尽管美光不建议这样做. 如果设计需要移动频率, 降低SDRAM的频率可能是可以的, 即使你没有做LMR和CAS延迟改变. 频率增加时,需要满足tCK和CAS时延规格. 在任何情况下,所有其他数据表计时规格必须始终遵守.
因为SDR SDRAM没有DLL,所以没有最小时钟频率. However, 如果设备的时钟频率较低, 在时钟边缘保持一个合理的快速转换速率仍然很重要,以避免设置和/或保持时间违规的风险. 同样,对于45mhz的工作频率,tCKS = 3.0ns. 有关更多信息,请参见SDRAM转换速率违规LVTTL降额(TN-48-09).
是的,CK/CK#和DK/DK#输入缓冲区是真正的差分输入. 两套时钟都需要满足RLDRAM数据表中时钟输入操作条件表中定义的规格.
Yes. 然而,当ODT启用时,DNU引脚将连接到VTT. 在这些情况下,将DNU引脚连接到GND将对VTT电源造成较大的负载.
简化的命令集只有四个命令和一个快速循环时间,低至7ns tRC
多行写是一种允许类似于sram的随机读访问时间的特性. Using this feature can reduce RLDRAM 3’s already low tRC (<10ns) by up to 75% during reads. 通过RLDRAM 3模式寄存器, 你可以选择写信给其中一个, two, 或者同时有四家银行. 通过将相同的数据存储在多个银行, 内存控制器可以灵活地决定从哪个银行读取数据,以最小化tRC延迟.
多行写,支持类似于sram的随机读能力. MULTIBANK REFRESH使得管理刷新开销比以往任何时候都更加灵活, 允许一到四个银行同时刷新. RLDRAM3还支持镜像功能,以简化翻盖设计的布局.
Yes. 尽管RLDRAM 3是一种新的架构, 它利用了DDR3和RLDRAM 2的许多特性,使采用和集成尽可能容易. 命令协议, addressing, 频闪方案与RLDRAM 2相同, 在I / O, AC timing, 和阅读训练寄存器非常类似于DDR3.
Yes. 美光的绿色工程项目符合rohs标准,符合世界上大多数新兴的环境标准, 包括亚洲和欧洲.
我们设计的零部件满足或超过JEDEC的规格. 随着标准的改变,我们将做必要的改变,以确保我们的零件符合新的规格. 任何变更将在沙巴体育结算平台变更通知(PCN)中注明,并发送给我们的客户.
LPDDR5实现每引脚6400Mbps的最大数据速率,即1.比LPDDR4快5倍. 最大数据速率4266Mbps,同时提高能源效率(pJ/bit). 在LPDDR5中引入了许多功率降低特性. 请参阅下面的技术说明.
tn - 62 - 02: LPDDR5接口: LPDDR5接口描述,与LPDDR4X的区别
Rev. A – 4/19
tn - 62 - 03: LPDDR5培训: LPDDR5 SDRAM培训概述
Rev. A – 5/19
tn - 62 - 04: LPDDR5孵蛋的: LPDDR5的时钟描述,包括与LPDDR4的简要比较.
Rev. A – 5/19
tn - 62 - 06: LPDDR5架构: LPDDR5架构概述
Rev. A – 7/19
TN-62-07: LPDDR5 ZQ校准: LPDDR5 ZQ校准概述
Rev. A – 12/19
Tn-62-08: lpddr5 nt odt: lpddr5 nt odt
Rev. A – 7/19
骰子没有区别. 我们选择添加“移动”, “汽车”和“嵌入式”前缀我们的LPDRAM沙巴体育结算平台线,以配合每个细分市场. 移动设备是指智能手机和平板电脑等便携式设备. Automotive是指与机动车辆有关的装置. 嵌入式是专为一两个特定功能而设计的专用计算机系统的设备, 不像通用电脑. 在嵌入式应用程序, 该设备作为一个完整的设备系统的一部分被嵌入, for example, 变成了数字电视, a camera, 还有一个机顶盒, etc. 每个细分市场都有不同的沙巴体育结算平台要求,例如在零件号中注明的操作温度. 请参阅每个数据表的实际工作温度范围.
操作温度
空白=商用温度
工业温度
汽车温度
无线温度
XT =宽温度
超温
极端温度
It depends. 密度是比较LPDRAM和标准SDR/DDR价格的主要因素. Also, 因为LPDRAM提供了x16的标准配置, x32 and x64, 如果您的应用程序目前使用两个x16组件来支持一个x32总线,那么您可能能够减少您的总体BOM成本. 你可以使用一个x32 LPDRAM而不是两个x16标准DRAM. 联系你当地的代表获取成本信息.
LPDDR3在电池寿命和便携性方面进行了优化. DDR3L- rs是DDR3L模具的低IDD6版本,提供了价格与性能之间的平衡, 以及改进的备用电源.
Yes. LPDRAM部件可以在等于或低于其额定速度等级的任何速度下运行.
优化的沙巴体育结算平台,功耗是一个关注, 我们的低功耗LPDRAM设备结合了前沿技术和封装选项,以满足空间需求和延长电池寿命. LPDRAM可提供DDR/SDR接口.
我们对这个快速增长的市场感到兴奋. 我们计划生产LPDRAM多年来,并计划继续缩小我们的设计,以实现更高的密度.
我们提供全面的LPDRAM沙巴体育结算平台组合, 具有广泛的密度和包装选项(包括jedec标准FBGA, xMCP, 和package-on-package). 凭借美光丰富的LPDRAM经验, 我们全球的技术支持团队可以提供您所需的专业知识和帮助,使您的设计更快地推向市场.
NVDIMM是一款结合NAND闪存的非易失性持久存储解决方案, DRAM和一个可选的电源进入一个单一的存储器子系统. 美光的NVDIMM能够提供DRAM的性能水平和NAND的持久可靠性, 确保存储在内存中的数据不丢失.
nvdimm运行在服务器的DRAM内存插槽中,以DRAM的速度执行工作负载. 在电源故障或系统崩溃的情况下, 板载控制器安全地将存储在DRAM中的数据传输到板载非易失性存储器, 从而保存了否则会丢失的数据. 当系统恢复稳定时, 控制器将数据从NAND传输回DRAM, 允许应用程序有效地从停止的地方继续.
持久性内存是内存/存储层次结构的新成员,通过提供非易失性,可以在数据管理方面提供更大的灵活性, 靠近处理器的低延迟内存. Essentially, 持久性内存通过消除标准存储技术对应用程序施加的I/O瓶颈来提高应用程序的性能. 通过在DRAM总线上放置非易失性存储器, 这种架构使客户能够显著优化数据移动,以便更快地访问存储在DRAM中的变量.
与持久的记忆, 当访问必须保存的关键数据时,系统架构师不再被迫牺牲延迟和带宽. 关键数据可以存储在处理器附近,大大缩短访问时间. 持久内存提供了惟一的延迟平衡, bandwidth, 能力和成本, 提供对关键数据的超快速dram式访问,并使系统设计师能够更好地管理总体成本.
任何性能取决于存储在非易失性介质(HDD或SSD)中的变量的应用程序都可以从nvdimm中受益(大多数应用程序可以加速). 持久化变量包括元数据日志, 检查点状态, 主机写缓存, write buffers, 日志和一般日志. 通过在NVDIMM中放置这些变量可以加速的应用包括2节点, 使用RAID卡的高可用性存储, SSD mapping, RAMDisk和ssd的写缓存.
美光将提供三种DDR4 NVDIMM沙巴体育结算平台:
遗留固件是指由AgigA Tech确定的固件特性和控制器寄存器位置, Inc.,用于DDR4 NVDIMM的初始设计. JEDEC现在已经标准化了NVDIMM固件特性, 寄存器位置和api,这样一个厂商的NVDIMM可以与其他厂商的NVDIMM兼容. 所有新的Micron NVDIMM解决方案将利用JEDEC固件接口.
如今,许多主板、服务器和存储设备都支持nvdimm. 2016年将有更多的沙巴体育结算平台上市. 更多细节请联系您的供应商.
nvdimm利用块模式或直接访问驱动程序. 与块模式驱动一起使用的nvdimm与操作系统和应用程序兼容,几乎没有必要的软件修改. 通过利用NVDIMM和直接映射的驱动程序,可以利用额外的性能能力, 但操作系统和应用软件可能需要一些修改. 美光目前正在与主要的oem和软件公司合作,将NVDIMM硬件整合到一起, 驱动程序和软件支持到他们的主流沙巴体育结算平台.
嵌入式MultiMediaCard (e.MMC)是一个基于NAND闪存的内存解决方案,由JEDEC定义,在一个小的BGA包中. JEDEC同时定义了硬件和软件, 支持轻松的客户设计入库和多源功能.
e.MMC是一个完全管理的解决方案(所有媒体管理和ECC都在内部处理), 这使得NAND技术的转变对主机来说是不可见的,并为客户提供了减少其上市时间的能力,并使沙巴体育结算平台的持续时间更长、更容易.
我们的嵌入式市场.MMC沙巴体育结算平台分为两大类:汽车和广阔的市场. This is due to the unique requirements that are required in the automotive market; thus, 有一个单独的沙巴体育结算平台线,由美光汽车团队支持. 广阔的市场包括所有其他细分市场,如消费者, gaming, server, networking, industrial, medical, military, etc. 广阔的市场e.MMC包括两个亚族:具有商用温度等级的WT和具有扩展温度范围的IT.
您可以通过 微米样本中心.
是的,JEDEC规范必须与数据表一起阅读. Micron e.MMC complies with the JEDEC standard; hence, 美光的数据表提供的信息仅针对美光的e.MMC devices.
是的,IBIS型号可用于WT和IT沙巴体育结算平台(JEDEC 153-/169-球和100-球)
美光正为工业客户提供广泛的解决方案, 如五密度和jedec标准BGA 153-/169球和定制100球包装. 所有这些沙巴体育结算平台都将在-40°C至85°C的扩展温度范围内工作.
微米球100 - e.MMC BGA包具有1.0mm球距简化板布线(节省PCB成本)和提高板级可靠性(温度循环). 该解决方案对汽车、工业和网络细分市场特别有吸引力. 有关其他好处,请参见下表.
100球e的特点.MMC |
Benefits |
Large 1.0毫米球球场 |
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Large 0.公称球径45mm |
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球数低(与153球相比).MMC JEDEC-standard) |
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100球模式包含12个机械支撑球(每个角3个) |
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灵活的球从设计 |
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美光已经完成了它的e.MMC 4.4 offering. 请咨询您的AE以获得支持. 专用技术说明”TN-FC-08:从美光v. 4.4 e.MMC to 4.41 e.MMC的内容可供参考.
Yes, e.MMC提供两个启动分区,以提供对启动代码的快速访问,从而改善系统启动时间. 从启动分区启动可以在大约50ms内提供对存储数据的访问, 而从用户区域启动可能需要数百毫秒. However, 以便利用引导分区, 芯片组必须能够支持从引导分区引导. 检查您的芯片组供应商,以了解是否从e.支持MMC启动分区.
Yes, ESG e.MMC设备支持静态数据保护. 从美光工厂发货的设备为COMBO,配置为最佳的写性能进行了优化. 客户可以重新配置设备,以保护静态(以前写的)数据,如果在写操作期间有电力损失.
可以将部分或全部MLC用户空间配置为pseudo-SLC. 与MLC NAND相比,该分区提供了更好的可靠性、耐久性和性能.
The e.MMC规范允许客户将用户数据区域配置为最多四个独立的分区,每个分区可以配置为MLC(默认)或增强模式(pSLC)。. 增强模式提供了更好的可靠性,交换两倍的空间作为MLC.
有关更多资料,请参阅"TN-FC-40:嵌入式e.MMC配置"
e.MMC驱动程序通常可以在市场上找到,因为它是一个行业标准的沙巴体育结算平台.
嵌入式通用串行总线(eUSB)是一种基于NAND闪存的内存解决方案,符合USB行业标准. USB是一种广泛采用的跨多个平台和操作系统的接口, 提供一个低成本, 高效的数据传输解决方案,为当前的应用和超越.
eUSB是一个完全管理的解决方案,利用NAND内存和, 通过车载控制器, 内部处理所有媒体管理和ECC控制. eUSB为客户提供完整的存储解决方案,可以轻松集成到系统中, in turn, 缩短上市时间.
使用本机SLC NAND内存, 结合了丰富的管理功能集,如全局磨损水平和动态数据刷新, eUSB提供了性能和可靠性的卓越结合.
eUSB设备有一个10针(2x5) USB母连接器,与大多数主板上的行业标准10针连接器兼容. PCB上还提供一个安装孔(直接与内部接地),以保证与系统板的稳定连接. PC板上的额外孔, 在制造过程中用于拆镶板, 如果需要,也可以作为额外的安装位置.
Yes. 美光的eUSB可以用作操作系统引导和主存储设备. However, 应用程序的BIOS必须支持启动模式特性, 对于过去5年生产的大多数支持USB 2的系统来说,这应该不是一个问题.0. 在主存储器或引导模式中, eUSB在系统中应该被识别为一个固定的硬盘驱动器.
Yes. 请检查 part catalog 为美光目前的eUSB沙巴体育结算平台.
我们最新一代的eU500, eusb3.1沙巴体育结算平台确实提供了一种通过使用SMART命令提取相关生命周期数据的方法. However, 前几代eUSB沙巴体育结算平台不支持收集生命周期数据的运行时方法.
Yes. 美光最新一代eU500 eusb3.1沙巴体育结算平台向后兼容USB 2.0 protocol. eU500系列也支持相同的外形因素, 提供的电压和连接器作为上一代e230. 请检查 part catalog 为美光目前的eUSB沙巴体育结算平台.
平面NAND闪存的实际容量已经接近极限, 存储器行业面临的挑战是什么. 行业创新需要最先进的NAND技术,以更高的密度和更低的成本进行扩展. 3D NAND允许闪存解决方案继续符合摩尔定律, 在降低NAND闪存成本的同时,带来了密度的显著提高.
由英特尔和美光公司开发的3D NAND技术在密度和成本方面都有很大的提高, 这是第一个使用浮动门细胞的3D NAND. 这种3D NAND使闪存设备的容量比生产中的其他平面NAND模具高3倍, 第一代设计比平面NAND具有更好的成本效率. 还有各种各样的特性可以改善延迟, 增加耐力,使系统集成更容易.
我们集成了各种特性来提供改进的性能和新功能, 包括新的编程算法和电源管理模式,有助于使系统集成更容易. See FortisFlash 了解更多沙巴体育安卓版下载这些特性的信息.
新的3D NAND技术采用了32层的浮动栅电池和垂直堆叠flash电池,实现了256Gb多层电池(MLC)和384Gb三层电池(TLC)的标准封装.
高速NAND,读写速度可达200mb /s,写速度可达100mb /s. 这些速度是通过利用新的ONFI 2实现的.0接口规范和具有更高时钟速度的四平面架构. In comparison, 传统的SLC NAND只读限制在40mb /s,写限制在20mb /s以内. 为了最大化高速NAND的性能优势,用户必须使用新的ONFI 2.0同步接口标准.
图形DRAM是DDR SDRAM的一个类别,旨在处理非常大的带宽要求. 不像标准的DRAM, 图形DRAM通常与SoC焊接在同一PCB上,每个内存组件总是支持32 DQs. 除了显卡和游戏机, 图形DRAM被用于网络等高带宽应用, 汽车和高性能计算.
GDDR5提供更高的密度, 较低的外部电压和超过两倍的内存带宽相比,其前身, GDDR3. 与DDR3和GDDR3的2X关系相比,GDDR5的4X关系与CK时钟是唯一的.
不,由于包大小的差异,GDDR5不能直接替代GDDR3. GDDR3有一个136球BGA包,而GDDR5有一个170球BGA包.
图形DRAM是DDR SDRAM的一个类别,旨在处理非常大的带宽要求. 不像标准的DRAM, 图形DRAM通常与SoC焊接在同一PCB上,每个内存组件总是支持32 DQs. 除了显卡和游戏机, 图形DRAM被用于网络等高带宽应用, 汽车和高性能计算.
GDDR5X提供更高的密度和更低的外部电压(1.35V),而其前身GDDR5. GDDR5X的带宽是GDDR5的两倍(10 - 16gb /s),同时保留了传统的离散封装技术(FBGA).
是的,GDDR5X有两种操作模式:
是的,GDDR5X有IEEE 1149.1顺从边界扫描.
美光是业内首家支持GDDR5X量产的存储器供应商.
是的,GDDR5X SGRAM标准于12月首次发布. 2015年JESD232. 最新的JEDEC版本是JESD232A.
由于包大小的差异,GDDR5X不是GDDR5的直接替代品. GDDR5有一个170球,0.而GDDR5X有一个190球,0.65年mm-pitch包.
图形DRAM是DDR SDRAM的一个类别,旨在处理非常大的带宽要求. 不像标准的DRAM, 图形DRAM通常与SoC焊接在同一PCB上,每个内存组件总是支持32 DQs. 除了显卡和游戏机, 图形DRAM被用于网络等高带宽应用, 汽车和高性能计算.
GDDR6提供了比上一代图形内存更高的密度. 它将GDDR5的带宽提高了一倍,扩展了过去GDDR5X的速度. In addition, 它基于双通道架构, 它能够极大地提高性能,同时仍然提供对GDDR5内存访问大小的向后兼容性.
No
Yes
是的,GDDR6有IEEE 1149.1顺从边界扫描
美光正在利用其基于gddr5x的高速信号技术,这些技术来自于两年多的设计, 大规模生产, 在美光GDDR6沙巴体育结算平台的测试和应用学习. 这使得美光在使用传统存储器组件的高速信号方面保持领先地位.
是的,GDDR6 SGRAM标准于2017年7月首次以JESD250的形式发布.
由于包大小的差异,GDDR6不是GDDR5或GDDR5X的直接替代品. GDDR5有一个170球,0.8毫米间距BGA包,GDDR5X有一个190球,0.65毫米间距BGA包和GDDR6有一个180球,0.75 mm-pitch BGA计划.
美光在持续的基础上审查沙巴体育结算平台路线图,以确保我们目前的沙巴体育结算平台组合满足当前和未来的市场需求. 从早期引入HMC开始, 另外的高性能存储器已经进入市场, 推动最初HMC成功的批量项目正在走向成熟.
美光将继续为高性能应用开发和设计内存. GDDR具有路线图支持,并在这一领域继续增长. 美光还建立了HBM开发计划.
请与适当的销售团队或分销联系人合作,以确保在最后一次购买日期之前将最后一次购买数量传达给美光.
See above.
美光是网络领域内存的领先供应商, 我们将继续关注和评估未来的机会.
混合存储立方体联盟(HMCC)是一个由行业领袖组成的工作小组, 采用或启用HMC技术. HMCC的目标是定义行业可采用的HMC接口,并促进将HMC集成到支持开发人员的各种应用程序中, 制造商和使能者利用这一革命性的技术.
HMCC从事着伟大的勘探工作. 美光将继续支持/为HMCC提供技术讨论和从客户参与中学习.
我们通过我们的关键品牌直接向消费者销售ssd(和内存). 关键的ssd提供了同样的高质量, reliability, 以及美光ssd的性能, 但被包装成消费品. 你今天就可以在 crucial.com/ssd.
我们所有的ACS硬件都带有一个安装文件. 简单地打印出入门文件,并遵循说明. 所包含的c++ API源文件包含一个PicoDrv,它代表一个FPGA.
您可以像使用PCIe的任何其他系统一样进行接口® add-in cards.
Our PicoFramework 提供对所有基本FPGA功能的访问,而不管模块的数量. 该软件API包含一个名为PicoDrv的源文件, 为系统中的每个FPGA模块创建一个PicoDrv对象, 使FPGA模块通信简单.
Our PicoFramework 提供了对系统中所有基本FPGA功能的访问. 当您为FPGA构建配置文件时, picofframework软件将是顶级的, 你的模块将在框架中实例化. 为系统中的每个FPGA创建一个PicoDrv对象.
ACS模块的编程是通过PCIe完成的® bus. Our EX-700 and EX-750 背板包括一个Spartan-6 FPGA,用于使用API调用加载ACS FPGA模块. 我们还支持并提供了通过PCIe进行DMA传输的示例.
Our EX-700 and EX-750 使用美光ACS FPGA模块时,技术上并不需要背板. 我们的模块可以独立运行,将位文件编程到配置flash中, 然后加载FPGA.
No. 只需将应用程序的“热点”移到FPGA模块,然后从主应用程序执行一个函数调用,该主应用程序仍然位于传统的基于cpu的系统上.
为串行处理器编写的现有代码不应该被重新编译以在高度并行的FPGA体系结构上运行,因为FPGA的许多并行优点将无法实现. In fact, fpga的时钟比cpu慢得多(一个显著的功耗优势), 所以串行代码会运行得更慢. 应该分析现有的代码,以辨别fpga的并行特性在哪里提供了最大的好处, 只有这部分代码应该重写,以利用fpga的并行特性. 这样,用最小的努力就能实现最大的利益.
The PicoFramework 并不限制您对FPGA设计工具的选择. 使用您目前正在使用的FPGA开发工具和您最熟悉的工具.
Yes. 英特尔的OpenCL™和Xilinx的SDAccel都可以与 PicoFramework. 使用您目前正在使用的FPGA开发工具和您最熟悉的工具.
No. 开始你自己的项目, 只需找到与您的通信模型和ACS模块/板最匹配的示例, 并将其复制到您的工作目录中. 的所有源文件 PicoFramework; you will just need to add your own code.
我们目前支持这两种Xilinx® ISim和Altera® ModelSim (Mentor的模拟器)模拟器.
美光的混合存储立方体(HMC)控制器实现了混合存储立方体联盟的规范1.1. 该规范对应于第二代HMC.
HMC控制器支持Intel® (原阿尔特拉®) Stratix® V and Arria® 10个fpga以及Xilinx® Kintex® UltraScale™和Virtex® UltraScale +™设备.
HMC控制器有一个带有5个128位端口的接口,或者一个512位的axis -4接口带有一个128位端口,用于主机访问.
Controller |
Links |
Clock Speed |
x8 |
15 Gb/s |
187.5 MHz |
x16 |
15 Gb/s |
375 MHz |
x8 |
12.5 Gb/s |
156.25 MHz |
x16 |
12.5 Gb/s |
312.5 MHz |
x8 |
10 Gb/s |
125 MHz |
x16 |
10 Gb/s |
250 MHz |
在一个往返事务中,RX和TX双方的HMC控制器的总组合延迟可能在100ns到700ns之间. 延迟的数量取决于控制器的配置方式和所使用的特性. For example, 如果使用多端口接口, 控制器根据HMC协议创建格式良好的报文, 减少延迟. 512位AXI接口内置了读取数据的重新排序,因此读取数据总是按照请求的顺序返回给用户, 导致一些数据包有更多的延迟.
链路重试特性也会增加控制器的延迟,将延迟时间提高到~300ns. 该特性要求控制器在发送数据之前对所有传入数据执行完整的循环冗余检查(CRC). 如果不执行此特性,控制器延迟将从~140ns到低至~100ns. 以下是在交付之前关闭CRC检查传入数据的几个原因:
NOTE: 在罕见的重试事件中,300ns延迟会添加一个长尾.
Xilinx和Altera的收发器在接收16流数据时使用的齿轮箱略有不同, 把它们变成640位, 用时钟速度来平衡. 狭窄的更好, 所以512位是个理想数因为它是二进制倍数, 但是在这种情况下, 控制器必须在近450兆赫的频率下处理, 哪一个的时钟速度太快了. 另一方面,650位在时钟速率不太快的情况下,是尽可能窄的. 1024 bits, OpenSilicon在哪个领域运行了一段时间, 太宽太慢, 造成的问题比解决的还多. 同样,512位听起来很理想,但它不适合包的大小. For example, 最大的包, 128字节等于8字节, 加上头部和尾部, 哪个是9阶, 哪个不能干净地分割成512位.
The HMC itself may reschedule; it has enough performance to multitask, 所以它可以让请求相互传递. 这意味着请求可能会无序地返回到控制器. 如果您的应用程序需要,美光可以配置控制器逻辑来重新排序数据, 考虑您对低延迟和有序事务的需求.
该控制器在Altera中使用了大约32,000个alm / lut和3Mb内存® and Xilinx® FPGAs.
GUPs已经在所有的HMC模块上实现,包括您购买的板. 此外,还提供了一个利用512位AXI接口的AXI HMC内存测试示例应用程序.
HMC控制器是一个完全流水线化的模块,旨在最大限度地提高吞吐量. 而读写操作都需要多个时钟周期才能完成, 控制器允许用户在HMC返回第一个响应之前发出多个读和/或写请求. 这种读和写请求的流水线操作大大提高了用户应用程序的内存吞吐量.
循环冗余检查(CRC)错误检测用于序列化/反序列化(SerDes)链接. CRC在TX报文上生成,在HMC控制器的RX报文上检查. 一个错误将触发对失败的数据包进行重试. HMC内存本身使用内存数组本身内部的纠错码(ECC)错误检测和纠错.
您可以继续以相同的电话号码和办公地点联系您的联系人. 您的联系人应该向您提供他们新的美光电子邮件地址,以便使用前进.
Effective Feb. 28, 2014, 尔必达改名为“美光记忆日本”,尔必达秋田改名为“美光秋田”, Inc.
随着我们继续将尔必达整合到美光,一些销售办公室的地点将会改变. 请联系您当地的销售代表了解更多细节.
您的销售代表随时可以回答您的任何问题,并将与您密切合作,以确保所有问题的定义和解决到可能的最大程度.
Go to www.sauvezlasynagoguefleg.com/careers 申请工作.
继续和以前的销售和客户服务代表一起工作. 如果对这些联系人进行了更改,将立即通知您.
尔必达沙巴体育结算平台相关信息已集成到www中.sauvezlasynagoguefleg.com. 使用这些有用的提示来识别尔必达部件,并浏览我们的扩展部件目录:
订购部件号将更改为包含包装媒体标识符(磁带 & Reel or Tray). 沙巴体育结算平台变更通知于2013年12月发出. 如果您有任何其他问题,请联系您的销售代表.
为尔必达零件信息, 包括访问elpida特定的部件目录和数据表, visit sauvezlasynagoguefleg.com/elpidaparts.
目前,没有改变尔必达品牌沙巴体育结算平台的标志或部分标志的计划. 如果有任何变化, 美光将努力将对客户的影响降到最低,并将使用适当的渠道向客户传达这些变化.
继续攻读任何正在进行中的资格证书, 除非你的客户支持团队另有安排. 如果你有沙巴体育安卓版下载支持或资格的问题, 请依赖您现有的美光或尔必达技术联系人获取信息.
美光已经改变了美光的分销网络. 有关美光授权经销商的完整列表,请参考 美光授权经销商名单. 美光授权经销商将同时销售美光和尔必达的沙巴体育结算平台. 如果您有任何问题或订购沙巴体育结算平台的问题,请发送电子邮件至 distribution@sauvezlasynagoguefleg.com; and we will ensure that someone assists you. If over time, 美光决定进一步改变其分销网络, 我们将积极配合分销和客户的供应链需求.
美光的条款和条件将适用于所有采购. 这些通常包含在采购订单中. 对于日本美光存储器来说,它们通常包含在主购买协议中. However, 如果你已经和尔必达签署了协议, in general, 其中所载的条款和条件将继续适用,直到该协议被修改或其期限结束.
微米的Pb-free组件, die, 晶圆级沙巴体育结算平台不含中国RoHS限制的六种物质. 在未获豁免和获豁免的欧盟RoHS申请中,美光的模块可能含有铅(市场上没有可靠的无铅替代品).
美光的沙巴体育结算平台并不直接卖给消费者. EPUP和其他标识要求仅适用于直接在消费者市场上销售的沙巴体育结算平台. 欲了解更多信息,请联系您的销售/市场代表.
这些物质不是美光公司在生产过程中故意添加的,但在用于生产成品的原材料中可能存在微量的物质.